Arquiteturas Reconfiguráveis Multiprocessadas para Sistemas Embarcados Tolerantes a Falhas

O principal objetivo deste projeto é aliar os benefícios das arquiteturas reconfiguráveis, em relação ao alto desempenho e a flexibilidade, com sua capacidade intrínseca de lidar com falhas de hardware, para propor uma nova arquitetura que permita alcançar alto desempenho e seja capaz de suportar as altas taxas de falhas previstas para tecnologias futuras. o principal desafio deste projeto está em explorar diferentes níveis de paralelismo (e.g. instrução, thread e processo), envolvendo a utilização de multiprocessamento.

Para tal, este projeto tem quatro principais tópicos de pesquisa.

1. Utilização de arquiteturas reconfiguráveis que exploram diversos níveis de paralelismo

As arquiteturas reconfiguráveis surgiram como uma alternativa para aliar o alto desempenho dos Circuitos de Aplicação Específica (ASICs) e a flexibilidade dos Processadores de Propósito Geral (GPP). Tais arquiteturas podem ser projetadas para se adaptar às aplicações, atendendo diferentes aspectos como área, potência, desempenho, tempo real, segurança, tolerância a falhas, dentre outros. No contexto desse tópico de pesquisa, as arquiteturas reconfiguráveis são utilizadas como aceleradores acoplados a processadores, para melhorar o desempenho na execução das aplicações e aumentar a confiabilidade do MPSoC através do uso de técnicas de Tolerância a Falhas.
O projeto consiste em projetar e implementar os aceleradores reconfiguráveis, incluindo todos os aspectos necessários para a exploração de paralelismo (granulosidade, grau de acoplamento, capacidade de reconfiguração, etc), combinado com técnicas de tolerância a falhas. Além disso, o projeto também envolve a união de arquiteturas reconfiguráveis e MPSoCs (Multiprocessors System-on-Chip), visando a exploração de diferentes níveis de paralelismo, com consequente aceleração na execução de aplicações embarcadas.

2. Exploração de diferentes modelos de NoC (Network-on-Chip)

Redes em chip (Network on Chip) são arquiteturas de comunicação utilizadas em sistemas com multiprocessadores. Essas redes são tipicamente compostas por um conjunto de roteadores e canais que permitem a transmissão de informações entre esses roteadores. O principal objetivo deste tópico de pesquisa é propor soluções arquiteturais de redes em chip, no contexto de tolerância a falhas. Além disso, outros aspectos como área, desempenho e potência, também serão avaliados durante o desenvolvimento deste trabalho. Todos os aspectos analisados visam a busca por soluções que aumentem a confiabilidade das redes em chip, de forma a permitir que as aplicações e os dados manipulados pelo sistema em chip não possuam erros que causem o mal funcionamento do sistema.